半导体封测技术的演进
据Yole Developpement预计，2017年全球Copper Bumping市场规模将达到2300万片/年（12英寸晶圆折算），对应2012年不到500万片/年的市场规模年复合增长率高达38%，占比将从2012年的37%提升到69%。按12英寸Copper Bumping芯片250美元价格估计，届时市场规模将达近60亿美元。 半导体封测技术的演进主要体现在两个维度：一是IC的I/O引脚数不断增多，二是IC的内核面积与封装面积之比越来越高。最初的DIP（双列直插式封装）芯片封装技术I/O引脚数量很少，一般不超过100个，Intel早期的CPU都采用DIP封装。而到了BGA（球形触点陈列）封装技术不仅大大增加了芯片的I/O引脚数，可以达到1000个，还提高了引脚之间的间距，能够提高最终产品生产的良率，Intel集成度很高的CPU Pentium、Pentium Pro、Pentium Ⅱ都选择这一技术。 当芯片制程来到40nm及以下时，传统的Wire Bonding和Flip Chip技术难以实现芯片与外部的连接。而Copper Bumping技术则能将原来100-200um的Pitch降低到50-100um的Pitch，成为了先进制程的唯一选择，也是全球封测大厂必争之地。 在Copper Bumping领域，全球IDM大厂Intel技术最为领先，产能近300万片/年，占全球一半以上；专业代工封测大厂中Amkor技术优势明显，基本能够做到直径40-50um水平，产能近90万片/年；日月光近两年产能快速上量。国内封测厂商中长电先进领跑，年产能约为48万片/年，华天西钛紧随其后，预计今年年底产能达6万片/年。 另外，随着芯片体积不断缩小，对IC封装的内核面积与封装面积之比也提出了越来越高的要求。最初的DIP封装后产品大约是裸芯片面积的100倍。而后来提出了CSP 封装标准，即产品面积不大于裸芯片面积的1.2倍，这样能够大大提高PCB上的集成度，减小电子器件的体积和重量。一些较为先进的BGA封装技术已经能够达到这一标准，IC封装技术也开始由原来的平面封装向2.5D和3D封装技术演进。在过去几年，3D封装技术快速演进，从最初比较单一的图像传感器和记忆体逐渐向具有系统性功能的逻辑电路和微处理器发展。 据Yole Developpement估计，2012年全球3D TSV晶圆产值为39亿美元，渗透率仅为1%左右。未来五年受益于记忆体和逻辑IC对3D TSV技术的大量应用，预计3D TSV渗透率将从1%左右提高到9%，产值达到近400亿美元，年复合增长率为58%。 |
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